Notícia

Nos 2020 dispositivos de elétron internacionais recentes que encontram-se (IEDM), Imec apresentou um papel em uma arquitetura nova da pilha da GOLE do capacitor-menos.

A GOLE é usada para a memória central nos sistemas, e de hoje a maioria de dispositivos avançados são baseados aproximadamente em 18nm aos processos 15nm. O limite físico para a GOLE está em algum lugar em torno de 10nm.

A GOLE própria é baseada em um um-transistor, arquitetura da pilha de memória do um-capacitor (1T1C). O problema é que se está tornando mais difícil escalar ou encolher o capacitor em cada nó.

“Escalando memórias tradicionais da GOLE 1T1C além de 32Gb morra densidade enfrenta dois desafios principais,” de acordo com Imec. “Primeiramente, dificuldades no transistor Si-baseado da disposição que escala para fazê-lo que desafia para manter a linha exigida resistência fora-atual e do mundo com tamanho de pilha de diminuição. Em segundo, a integração 3D e a escalabilidade – o trajeto final para a GOLE do alto densidade – são limitadas pela necessidade para um capacitor do armazenamento.”

No R&D, a indústria está trabalhando em várias tecnologias de memória da próxima geração para substituir a GOLE. Então, alguns estão trabalhando em maneiras de estender a GOLE de hoje usando materiais novos.

Por exemplo, Imec planejou uma arquitetura da pilha da GOLE que não executasse dois transistor de fita fina do índio-gálio-zinco-óxido (IGZO-TFTs) e nenhum capacitor do armazenamento. As pilhas da GOLE (2 capacitor do transistor 0) em uma configuração 2T0C mostram uma estadia de retenção mais por muito tempo do que 400s para dimensões diferentes da pilha. Isto reduz por sua vez a memória refresca a taxa e o consumo de potência.

A capacidade para processar IGZO-TFTs na para trás-fim--linha (BEOL) linha da fabricação reduz a pegada da pilha e abre a possibilidade de empilhar pilhas individuais.

“Além do tempo de retenção longa, as pilhas IGZO-TFT-baseadas da GOLE apresentam uma segunda vantagem principal sobre tecnologias atuais da GOLE. Ao contrário do si, os transistor de IGZO-TFT podem ser fabricados em temperaturas relativamente baixas e são assim compatíveis com processamento de BEOL. Isto permite que nós movam a periferia da pilha de memória da GOLE sob a disposição da memória, que reduz significativamente a pegada da memória morre. Além, o processamento de BEOL abre rotas para o empilhamento de pilhas individuais da GOLE, daqui permitindo as arquiteturas 3D-DRAM. Nossa solução da descoberta ajudará a rasgar para baixo a parede assim chamada da memória, permitindo que as memórias da GOLE continuem a jogar um papel crucial em aplicações de exigência tais como a computação da nuvem e a inteligência artificial,” disse Gouri Sankar Kar, diretor de programa em Imec.

14nm STT-MRAM
Igualmente em IEDM, o IBM apresentou um papel tecnologia encaixada do rotação-transferência-torque MRAM do mundo na primeira (STT-MRAM) no nó do processo de 14nm CMOS.

A tecnologia do STT-MRAM de IBM é projetada para aplicações encaixado e de esconderijo da memória no móbil, no armazenamento e nos outros sistemas.

Uma tecnologia de memória da próxima geração, STT-MRAM é atrativa porque caracteriza a velocidade de SRAM e a não-volatilidade do flash com resistência ilimitada. STT-MRAM é uma arquitetura do um-transistor com uma pilha de memória magnética da junção do túnel (MTJ). Usa o magnetismo da rotação do elétron para fornecer propriedades permanentes nas microplaquetas. Escreva e leia funções compartilham do mesmo trajeto paralelo na pilha de MTJ.

Há dois tipos de microplaquetas STT-MRAM-autônomas e encaixados. STT-MRAM autônomo está enviando e sendo usado em movimentações de circuito integrado da empresa (SSDs.)

STT-MRAM é visado igualmente para substituir encaixado de hoje NEM a memória Flash nos microcontroladores (MCUs) e nas outras microplaquetas. STT-MRAM é alinhado igualmente para aplicações da memória de esconderijo.

MCUs de hoje integra diversos componentes na mesma microplaqueta, tal como uma unidade do processador central (processador central), SRAM, a memória encaixada e os periféricos. A memória encaixada é usada para o armazenamento do código, que as botas acima de um dispositivo e permitem que corra programas. Um dos tipos encaixados os mais comuns da memória é chamado NEM memória Flash. NEM a memória Flash é áspera e trabalha em aplicações encaixadas.

Mas NEM está correndo fora do vapor e é difícil de escalar além dos nós 28nm/22nm. Positivo, encaixado NEM ou o eFlash está tornando-se demasiado caro em nós avançados.

Isso é o lugar onde STT-MRAM o cabe em-substituirá encaixado NEM em 28nm/22nm e além. “Contudo, estas aplicações avançadas foram limitadas por dois desafios chaves: 1) melhorando o desempenho de MTJ para reduzir-se para escrever correntes ao controlar distribuições; e 2) aumentando a densidade do circuito e de pilha de MRAM/CMOS para a escamação do avançado-nó. Trabalho principal precedente, tudo no 28nm – nós 22nm, destacou o desafio do apertado-passo de integração MTJs dentro do espaço vertical curto disponível entre níveis de metal de BEOL – um desafio que impedisse até agora que o eMRAM do nó 14nm esteja desenvolvido,” disse Daniel Edelstein, um companheiro do IBM no papel. Outro contribuíram ao trabalho.

“Aqui, nós demonstramos a primeira tecnologia do eMRAM do nó 14nm. Usando um macro do eMRAM 2Mb, nós conseguimos uma integração em um passo apertado de MTJ (160nm), que caiba verticalmente entre M1 e M2. Esta colocação maximiza o desempenho do circuito do eMRAM eliminando o parasitics empilhado de BEOL, e reduz o tamanho e o custo da microplaqueta cancelando trilhas prendendo superiores para a lógica, e reduzindo o número total de níveis para prender grandes disposições (estas podem precisar níveis do Cu n+3 para MTJs colocaram no manganês do nível, daqui na vantagem de n=1). Nós demonstramos lido e para escrever a funcionalidade, incluindo para escrever para baixo o desempenho a 4ns, e mostramos que o módulo do processo do eMRAM pode ser adicionado ao manter as exigências da confiança da lógica BEOL,” Edelstein disse.

“Diversas inovações de processo da unidade permitiram esta integração, incluindo um elétrodo inferior secundário-litográfico novo do microstud (μ-parafuso prisioneiro) (BEL), controle de perfil fino do MTJ que modela e filmes dielétricos, metalização aperfeiçoada de BEL/MTJ, e planarization aperfeiçoado do cargo-MTJ baixo-k através das áreas da disposição e da lógica,” disse.

ReRAM Não-ideal
O CEA-Leti demonstrou uma técnica de aprendizagem da máquina que explora os traços “não-ideais” de RAM resistive (ReRAM).

Os pesquisadores superaram diversas barreiras para desenvolver dispositivos ReRAM-baseados para a borda da computação.

Um subconjunto de AI, aprendizagem de máquina utiliza uma rede neural em um sistema. Uma rede neural tritura dados e identifica testes padrões no sistema. Então, combina determinados testes padrões e aprende quais daqueles atributos são importantes.

ReRAM, entrementes, é igualmente um tipo da memória da próxima geração. ReRAM leu mais baixo latências e para escrever mais rapidamente o desempenho do que a memória Flash de hoje. Em ReRAM, uma tensão é aplicada a uma pilha material, criando uma mudança na resistência que dados dos registros na memória.

ReRAM, contudo, é difícil de tornar-se. Somente alguns enviaram partes no mercado. Há outras edições. “As aproximações atuais usam tipicamente os algoritmos de aprendizagem que não podem ser reconciliados com os non-idealities intrínsecos da memória resistive, particularmente variabilidade do ciclo-à-ciclo,” disse Thomas Dalgaty de CEA-Leti na eletrônica da natureza, um jornal da tecnologia.

“Aqui, nós relatamos um esquema da aprendizagem de máquina que explore a variabilidade do memristor para executar a cadeia de Markov Monte - amostra de Carlo em uma disposição fabricada de 16.384 dispositivos configurados como um modelo Bayesian da aprendizagem de máquina,” Dalgaty disse. “Nossa aproximação demonstra o vigor à degradação do dispositivo em dez milhão ciclos da resistência, e, com base em simulações do circuito e do sistema-nível, a energia total exigida treinar os modelos é calculada para ser na ordem dos microjoules, que é notavelmente mais baixa do que no metal-óxido-semicondutor complementar (CMOS) - baseado aproxima-se. ” (de Mark LaPedus)