Notícia

A indústria do semicondutor está intensificando seus esforços em empacotamento avançado, uma aproximação que se esteja tornando mais difundida com projetos de microplaqueta nova e complexa.

As fundições, OSATs e outro estão desenrolando a onda seguinte de tecnologias de empacotamento avançadas, tais como 2.5D/3D, chiplets e fã-para fora, e estão desenvolvendo umas tecnologias de empacotamento mais exóticas que prometam melhorar o desempenho, para reduzir o poder, e melhoram o tempo ao mercado. Cada tipo do pacote é diferente, com várias trocas. Como antes, a ideia atrás de empacotamento avançado é montar dados complexos em um pacote, criando um projeto do sistema-nível. Mas o empacotamento avançado enfrenta alguns desafios técnicos e do custo.

O empacotamento avançado não é novo. Por anos, a indústria tem montado dados em um pacote. Mas os pacotes avançados foram usados tipicamente para as aplicações do alto-fim devendo custar.

Hoje, embora, o empacotamento avançado se está transformando uma opção mais viável para desenvolver por vários motivos um projeto de microplaqueta complexa. Tipicamente, para avançar um projeto, a indústria desenvolve uma sistema-em-um-microplaqueta (SoC) que usa a escamação da microplaqueta para caber funções diferentes em um único dado monolítico. Mas a escamação está tornando-se mais difícil e cara em cada nó, e não tudo tira proveito da escamação.

Assunto em questão: Intel, um proponente velho da escamação da microplaqueta, encontrou diversos atrasos com seu processo 10nm devido aos vários pulsos aleatórios de fabricação. Intel ramping agora acima seus projetos 10nm, mas atrasou recentemente 7nm entre edições do rendimento. Quando a empresa jurar fixará o problema e para continuar com sua escamação da microplaqueta, igualmente está protegendo suas apostas intensificando seus esforços de empacotamento.

Samsung e TSMC, os dois outros fabricantes de chips da vanguarda, estão movendo-se adiante com escamação da microplaqueta em 5nm e além. Mas Samsung e TSMC, assim como outras fundições, igualmente estão expandindo seus esforços de empacotamento. E o OSATs, que proporcionam serviços da terceira do empacotamento, continua a desenvolver pacotes avançados novos.

O empacotamento avançado não resolverá cada problema no projeto de microplaqueta. A microplaqueta que escala ainda permanece uma opção. O que está mudando, embora, são as tecnologias novas do pacote são mais competitivas.

“Empacotar é realmente a próxima fase para realizar o que é necessário quando a preferência para encolher o nó é já não a opção clara,” disse Kim Yess, diretor executivo de materiais de WLP no cervejeiro Science. “As arquiteturas criativas podem permitir a fabricação madura do volume alto dos dispositivos ativos e passivos a ser empacotados de tal maneira que o resultado do desempenho é mais robusto e tem uma custo--posse mais baixa.”

Ninguém tipo do pacote pode encontrar todas as necessidades. “A escolha é dependente da aplicação, que dita o que a arquitetura de empacotamento está indo olhar como. É toda sobre o que você quer o desempenho ser e o fatora de formulários que você precisa para o dispositivo da extremidade,” disse sim.

Assim, os vendedores estão desenvolvendo diversos tipos. Estão aqui algumas das tecnologias as mais atrasadas:

ASE e TSMC estão desenvolvendo o fã-para fora com pontes do silicone. O fã-para fora é usado para integrar dados em um pacote, e as pontes fornecem as conexões de uma morrem a outra.
TSMC está desenvolvendo pontes do silicone para 2.5D, uma parte alta morre empilhar a tecnologia.
Diversas empresas estão desenvolvendo chiplets, uma maneira de integrar dados e conectá-los em um pacote. Intel e outro estão desenvolvendo especs. novas da interconexão do dado-à-dado para chiplets.
O fórum ótico do funcionamento entre redes (OIF) está desenvolvendo especs. novas do dado-à-dado para chiplets, permitindo projetos novos das comunicações.

Porque empacotando?
Por décadas, os fabricantes de chips introduziram uma tecnologia de processamento nova com mais densidade do transistor cada 18 a 24 meses. Nesta cadência, os vendedores introduziram as microplaquetas novas baseadas nesse processo, permitindo dispositivos com mais densidade do transistor e produtos eletrônicos novos com maior valor.

Mas está tornando-se mais difícil manter esta fórmula em nós avançados. As microplaquetas tornaram-se mais complexas com características menores, e o projeto de IC e os custos de fabrico subiram rapidamente. Ao mesmo tempo, a cadência para um nó inteiramente escalado estendeu 18 meses a 2,5 anos ou mais por muito tempo.

“Se você compara 45nm a 5nm, que está acontecendo hoje, nós vemos um aumento 5X no custo da bolacha. Isso é devido ao número de etapas de processamento exigidas para fazer esse dispositivo,” disse Ben Rathsack, diretor geral do vice-presidente e de deputado no telefone América.

Devido aos custos crescentes do projeto, menos vendedores podem ter recursos para desenvolver dispositivos da vanguarda. Muitas microplaquetas não exigem nós avançados.

Mas muitos projetos ainda exigem processos avançados. “Se você tem seguido a lei de Moore, você pensaria que a escamação ou a inovação estão parando. Honestamente, isso não é verdadeiro. A quantidade de dispositivos e como estão propagando está crescendo em uma taxa forte,” Rathsack disse.

A escamação permanece uma opção para projetos novos, embora muitas estejam procurando por alternativas como empacotamento avançado. “O impulso está conduzindo mais clientes em mais aplicações para explorar soluções alternativas do que grande, soluções do único-dado no silicone caro da sangramento-borda,” disse Walter Ng, vice-presidente do desenvolvimento de negócios em UMC. “Nós sempre estaremos movendo-nos em um sentido de precisar uma funcionalidade mais complexa. Isso significa tipicamente microplaquetas maiores. Nós controlamos sempre aquele com a capacidade para migrar ao nó seguinte da tecnologia, que veio com os mesmos desafios do custo e do poder. Nós somos no ponto agora onde essa capacidade começa já não a ser praticável e as soluções alternativas se estão tornando devem. As soluções de empacotamento avançadas, acopladas com aproximações inovativas da interconexão, estão fornecendo algumas daquelas alternativas atrativas. Mas nós precisamos de manter-se na mente que a economia da microplaqueta envolvida determinará a aplicação final.”

Por décadas, empacotar era uma reflexão tardia. Encapsulou simplesmente um dado. E no fluxo de fabricação, microplaquetas do processo dos fabricantes de chips em uma bolacha no fabuloso. Então, as microplaquetas são cortadas e montadas em pacotes convencionais simples.

Os pacotes convencionais são maduros e baratos, mas são limitados na densidade elétrica do desempenho e da interconexão. Isso é o lugar onde ajustes de empacotamento avançados dentro. Permite um desempenho mais alto com mais I/Os nos sistemas.

2.5D contra o fã-para fora
Diversos tipos de empacotamento avançados estão no mercado, tal como 2.5D/3D e fã-para fora. Ambos os tipos estão movendo-se para mais funções e I/Os, dados maiores e mais complexos suportar.

O fã-para fora é uma tecnologia de empacotamento do bolacha-nível, onde os dados sejam empacotados em uma bolacha. Na paisagem de empacotamento, ajustes do fã-para fora na meados de-escala ao espaço da parte alta. Amkor, ASE, JCET e TSMC vendem pacotes do fã-para fora.

Em um exemplo do fã-para fora, uma GOLE morre é empilhada em uma microplaqueta de lógica em um pacote. Isto traz a memória mais perto da lógica, permitindo mais largura de banda.

Os pacotes do fã-para fora consistem em dados e em camadas da redistribução (RDLs). RDLs é o metal de cobre interconecta isso eletricamente para conectar de uma parte do pacote a outra. RDLs é medido pela linha e pelo espaço, que referem a largura e o passo de um traço do metal.

O fã-para fora é rachou em dois segmentos — padrão e alto densidade. Visado para o consumidor e aplicações móveis, o fã-para fora da padrão-densidade é definido como um pacote com os mais pouca de 500 I/Os e linha e espaço de RDLs maiores de 8μm. Alinhado para apps da parte alta, o fã-para fora do alto densidade tem mais de 500 I/Os com linha e espaço de RDLs menos de 8μm.

Na parte alta, os vendedores estão desenvolvendo o fã-para fora com o RDLs na linha/espaço e no além de 2μm. “Para prosseguir com largura de banda de hoje e exigências do I/O, linewidths de RDL e exigências do passo estão encolhendo cada vez mais, e estão sendo processados similarmente às conexões de BEOL usando o damascene de cobre que processa para permitir linewidths menores,” disse Sandy Wen, um coordenador em Coventor, Lam Research Company da integração do processo, em um blogue.

Para fazer pacotes do fã-para fora, os dados são colocados na bolacha-como a estrutura usando um composto do molde da cola Epoxy. O RDLs é formado. Os dados individuais são cortados, formando um pacote.

O fã-para fora tem alguns desafios. Quando os dados são colocados no composto, podem mover-se durante o processo. Este efeito, chamado morre deslocamento, pode impactar o rendimento.

Ao mesmo tempo, o fã-para fora foi limitado na contagem do I/O. Agora, o fã-para fora do alto densidade está movendo-se para umas contagens mais altas do I/O e está invadindo-se o território da parte alta guardado por 2.5D.

2.5D é uma parte alta morre empilhar a tecnologia do pacote. O fã-para fora não deslocará 2.5D. Mas o fã-para fora é menos caro, porque não exige um pino intermediário como 2.5D.

Todavia, o fã-para fora do alto densidade está apoiando mais e as microplaquetas maiores, que exigem uns pacotes mais grandes. Tipicamente, a comunidade de empacotamento usa o termo “retículo” aqui. Usado na produção da microplaqueta, um retículo ou uma máscara são um molde mestre de um projeto de IC. Um retículo pode acomodar para morrer tamanhos até o ² de aproximadamente 858mm. Se o dado é maior, um fabricante de chips processará uma microplaqueta em mais de um retículo.

Por exemplo, uma grande microplaqueta pode exigir dois retículos (tamanho do retículo 2X). Então, no fluxo da produção, os dois retículos são desenvolvidos separadamente e costurados junto, que é um processo caro.

TSMC, entrementes, está enviando pacotes do fã-para fora com um tamanho do retículo 1.5X. “Nós visamos para trazer a um tamanho do retículo 1.7X na produção em Q4 este ano,” disse Douglas Yu, vice-presidente da interconexão integrada & do empacotamento em TSMC. “Um retículo 2.5X será qualificado por Q1 ‘21.”

Os pacotes maiores do fã-para fora dão a clientes algumas opções novas. Deixe-nos dizê-lo querer um pacote com memória alta da largura de banda (HBM). Em HBM, os dados da GOLE são empilhados sobre se, permitindo mais largura de banda nos sistemas.

HBM é encontrado principalmente na parte alta e nos pacotes 2.5D caros. Agora, com tamanhos maiores do pacote, ASE e TSMC estão desenvolvendo os pacotes menos-caros do fã-para fora que apoiam HBM.

Há outras opções novas. ASE e TSMC estão desenvolvendo o fã-para fora com pontes do silicone. Intel era a primeira empresa para desenvolver pontes do silicone. Encontrado em pacotes da parte alta, uma ponte é uma parte minúscula de silicone que conecta um morre a outro em um pacote. As pontes são posicionadas como uma alternativa mais barata do que os pinos intermediários 2.5D.

As pontes prometem trazer a funcionalidade nova ao fã-para fora. Por exemplo, o fã-para fora tradicional de TSMC caracteriza um passo de 40μm com 3 camadas de RDL na linha/espaço de 2μm-2μm. “(A tecnologia da ponte do silicone de TSMC) pode reduzir o passo local a 25μm para salvar a área da microplaqueta. Uma linha e o espaço de RDL em 0.4μm e em 0.4μm fornecem uma densidade muito mais alta da interconexão,” Yu disse.

2.5D, entrementes, não está partindo. Alguns estão desenvolvendo arquiteturas enormes do dispositivo com mais I/Os. Por agora, 2.5D é a única opção aqui.

Em 2.5D, os dados são empilhados sobre um pino intermediário, que incorpore vias do através-silicone (TSVs). O pino intermediário atua como a ponte entre as microplaquetas e uma placa, que forneça mais I/Os e largura de banda.

Em um exemplo, um vendedor poderia incorporar FPGA com os quatro cubos de HBM. Em um cubo apenas, a tecnologia a mais atrasada do HBM2E de Samsung empilha uma GOLE de 16 gigabits oito 10nm-class morre em se. Os dados são conectados usando 40.000 TSVs, permitindo velocidades de transferência de dados de 3.2Gbps.

Como o fã-para fora, 2.5D igualmente está expandindo. Por exemplo, TSMC está desenvolvendo uma ponte do silicone para 2.5D, que dá a clientes mais opções. TSMC está aprontando uma versão do retículo 1.5X (4 HBMs) com um tamanho do retículo 3.0X (8 HBMs) no R&D.

Tudo dito, 2.5D permanece a opção para a parte alta, mas o fã-para fora está fechando a diferença. Assim como faz fã-para fora empilham acima contra 2.5D? Em um papel, ASE — qual chama sua tecnologia FOCoS do fã-para fora — comparado seus tipos do pacote de dois fãs-para fora (microplaqueta-primeiro e microplaqueta-último) contra 2.5D. Cada pacote consiste em ASIC e em HBM. O objetivo era comparar o warpage, o baixo-k esforço dielétrico, o esforço de interposer/RDL, a confiança comum e o desempenho térmico.

“O warpage dos dois tipos do pacote de FOCoS é mais baixo do que 2.5D devido a uma má combinação menor de CTE entre o combinado morrem e carcaça da pilha-acima,” disse Wei-Hong Lai de ASE no papel. “(O baixo-k) esforço de FOCoS para o microplaqueta-primeiro e o microplaqueta-últimos são mais baixos do que 2.5D.”

O cobre da interconexão para 2.5D teve um mais baixo esforço do que o fã-para fora. “2.5D, microplaqueta-primeiro FOCoS e microplaqueta-último FOCoS têm o desempenho térmico similar, e todo são bons bastante para aplicações de alta potência,” Lai disse.

Mais opções-chiplets, sorvos
Além de 2.5D e de fã-para fora, os clientes igualmente poderiam desenvolver um pacote avançado feito sob encomenda. As opções incluem 3D-ICs, chiplets, módulos da multi-microplaqueta (MCMs) e sistema-em-pacote (sorvo). Tecnicamente, estes não são tipos do pacote. São arquiteturas ou metodologias usadas para desenvolver um pacote feito sob encomenda.

Um sorvo é um pacote feito sob encomenda ou o módulo, de que consiste em um sistema ou em um subsistema eletrônico funcional, de acordo com ASE. Um sorvo envolve uma variedade das tecnologias em uma caixa de ferramentas, que possa incluir dispositivos, vozes passivas, e esquemas diferentes da interconexão, entre outras coisas. Selecionando destas opções, um cliente pode desenvolver um pacote feito sob encomenda do sorvo para combinar suas exigências.

Chiplets é outro opção. Com chiplets, um fabricante de chips pode ter um menu de dados modulares, ou chiplets, em uma biblioteca. Chiplets podia ter funções diferentes em vários nós. Os clientes podem mistura-e-fósforo os chiplets e para conectá-los que usam um esquema da interconexão do dado-à-dado.

Potencialmente, os chiplets podiam resolver um problema grave. Em nós avançados, um monolítico morre é grande e caro. Com chiplets, os clientes podem quebrar acima o maior morrem nas partes menores, desse modo reduzindo o custo e impulsionando rendimentos. “Nós gostamos de dizer que um chiplet está desagregando um dado monolítico nas peças e está fabricando então as peças, mas ainda funcionam como um único morrem,” disse Jan Vardaman, presidente de TechSearch internacional.

Há outros benefícios. “Finalmente, as tecnologias de empacotamento são sobre a densidade crescente e o poder de diminuição, permitindo que os chiplets sejam conectados em um pacote com a funcionalidade que combina ou excede a funcionalidade de um SoC monolítico. Os benefícios a esta aproximação incluem, maior flexibilidade e uma estadia mais rápida ao mercado,” disse Ramune Nagisetty, um diretor mais barato do processo e da integração do produto em Intel, em uma apresentação recente.

Usando a aproximação do chiplet, os vendedores poderiam desenvolver 3D-ICs ou MCMs. MCMs para integrar dados e conectá-los em um módulo. Um 3D-IC podia vir em diversos formulários. Pôde envolver empilhar a lógica na memória ou a lógica na lógica em um pacote.

Intel desenvolveu vário chiplet-como arquiteturas. A empresa tem as partes in-house para desenvolver estas arquiteturas, incluindo seus próprios blocos do IP, pontes do silicone e uma tecnologia da interconexão do dado-à-dado.

Fig. 1: tecnologias 2.5D e 3D usando a ponte de Intel e as tecnologias de Foveros. Fonte: Intel

A interconexão do dado-à-dado é crítica. Junta-se a um morre a outro em um pacote. Cada morra consiste em um bloco do IP com uma relação física. Um morre com uma relação comum pode comunicar-se a outro morre através de um fio do curto-alcance.

A indústria é tornar-se diverso ônibus de relação tecnologia-avançado da relação do dado-à-dado (AIB), grupo dos fios (curva), CEI-112G-XSR e OpenHBI.

O grupo Domínio-específico aberto da arquitetura (ODSA) está desenvolvendo dois dos estes relação-curva e OpenHBI. OpenHBI é uma tecnologia da interconexão do dado-à-dado derivada do padrão de HBM. A curva apoia vários pacotes. Ambos estão no R&D.

A tecnologia do dado-à-dado de Intel é chamada AIB. Intel igualmente está desenvolvendo chiplets ou telhas AIB-complacentes. A empresa desenvolveu 10 telhas com 10 mais nos trabalhos, tais como transceptores, conversores de dados, photonics do silicone e aceleradores da aprendizagem de máquina.

Quando Intel continuar a pôr as partes no lugar para desenvolver chiplets, outros fabricantes do dispositivo igualmente poderiam obter a tecnologia de AIB e desenvolver arquiteturas similares usando seu próprios ou IP da terceira.

Intel tem o acesso a AIB para seus produtos internos. AIB é oferecido igualmente como um open source, tecnologia direito-livre para terceiros em CHIPS Alliance Website.

Uma versão nova de AIB está nos trabalhos. CHIPS Alliance, um consórcio da indústria, liberou recentemente a especificação do esboço da versão 2,0 de AIB. AIB 2,0 tem mais de seis vezes a densidade da largura de banda da borda do que AIB 1,0.

Para a maioria de empresas, embora, é um desafio principal a se tornar chiplet-como arquiteturas. A capacidade para obter chiplets interoperáveis e testados dos vendedores diferentes é ainda um modelo não demonstrado.

Há uma solução aqui. Por exemplo, o projeto análogo da chita azul está desenvolvendo um gerador para AIB. O gerador permite blocos feitos sob encomenda prontos de término de AIB através dos vários processos. “Produzindo blocos feitos sob encomenda em velocidades de botão de pressão, os geradores da chita azul reduzem o tempo-à-mercado e esforço de engenharia exigido para produzir o IP pronto da fita-para fora,” disse Krishna Settaluri, CEO da chita azul.

Isso não resolve todos os problemas. Por um lado, os chiplets exigem bons dados conhecidos. Se uns ou vários dados são defeituosos na pilha, o pacote inteiro pode falhar. Assim os vendedores exigem uma estratégia de fabricação sadia com bom controle de processos.

“Porque os processos de empacotamento avançados se tornaram cada vez mais complexos com características menores, a necessidade para controle de processos eficaz continua a crescer,” disse Tim Skunes, vice-presidente do R&D em CyberOptics. “O custo da falha é dado altamente estes processos usa bom conhecido caro morre.”

Mais chiplets
Para pacotes avançados, os vendedores usam esquemas existentes da interconexão. Nos pacotes, os dados são empilhados e conectados usando os microbumps e as colunas de cobre. As colisões/colunas fornecem conexões pequenas, rapidamente elétricas entre dispositivos diferentes.

Os microbumps/colunas os mais avançados são estruturas minúsculas com passos de 40μm a de 36μm. As colisões/colunas são desenvolvidas usando o vário equipamento. Então, os dados são empilhados e ligados usando um bonder da bolacha.

Para isto, a indústria usa a ligação térmica da compressão (TCB). Um bonder do TCB pegara um dado e alinha as colisões àquelas de outras morre.

O TCB é um processo lento. O sinal de adição, colisões/colunas está aproximando seu limite físico, em algum lugar passos de ao redor 20μm.

Isso é o lugar onde uma nova tecnologia chamada ajustes de ligamento híbridos dentro. Ainda no R&D para empacotar, as pilhas de ligamento híbridas e as ligações morrem usar o cobre-à-cobre interconectam. Fornece mais largura de banda o mais baixo poder do que os métodos existentes do empilhamento e do ligamento.

As fundições estão desenvolvendo a ligação híbrida para empacotamento avançado. TSMC está trabalhando em uma tecnologia chamada Sistema na microplaqueta Integrated (SoIC). Usando a ligação híbrida, o SoIC de TSMC permite arquiteturas do chiplet 3D-like em passos de sub-10μm.

Recentemente, TSMC divulgou seu mapa rodoviário de SoIC. Pela extremidade do ano, SoIC lançar-se-á com os passos bond de 9μm, seguidos por 6μm 2021 e por 4.5μm em early-2023.

A ligação híbrida móvel do laboratório ao fabuloso não é um processo simples. “Os desafios principais do processo da ligação híbrida de cobre incluem o controle de defeito da superfície para impedir vácuos, controle de perfil da superfície do nanômetro-nível para apoiar o contato híbrido robusto da almofada bond, e controlando o alinhamento das almofadas de cobre na parte superior e na parte inferior morra,” disse Stephen Hiebert, diretor de marketing superior em KLA.

Entrementes, outro igualmente estão desenvolvendo chiplets. Na indústria das comunicações, por exemplo, os OEMs incorporam o grande interruptor SoCs dos ethernet nos sistemas. O SoC consiste em um interruptor dos ethernet morre e um SerDes na mesma microplaqueta.

“Enquanto nós vamos a umas velocidades mais altas, e enquanto a litografia vai a umas geometria mais finas, as estruturas análogas e digitais não escalam o mesmos,” disse Nathan Tracy, um tecnólogo e o gerente dos padrões do setor em TE Connectivity. Tracy é igualmente o presidente do OIF.

“Se você manda um interruptor morrer, tem uma parcela digital. Então, você tem SerDes, um serializer/deserializer que fornece o I/O para a microplaqueta. Aquela é uma estrutura análoga. Não escala bem,” Tracy disse.

Enquanto os sistemas se movem para umas taxas de dados mais rápidas, o SerDes ocupa demasiado espaço. Tão em alguns casos, a função de SerDes está sendo separada do maior morre e quebrado em dados ou em chiplets menores.

Então, todos os dados estão sendo integrados em um MCM. A grande microplaqueta do interruptor senta-se no meio, que é cercado por quatro chiplets menores do I/O.

Isso é o lugar onde os padrões cabidos dentro aqui. O OIF está desenvolvendo uma tecnologia chamada CEI-112G-XSR. XSR conecta chiplets e os motores óticos em MCMs.

Conclusão
Claramente, o empacotamento avançado é um mercado frenético com um número crescente de opções novas.

Isso é importante para clientes. Os dados monolíticos com escamação da microplaqueta não partirão. Mas está tornando-se mais dura e mais cara em cada volta. (de Mark LaPedus)