Notícia

O familiar dos leitores com TSMC deve saber que o gigante da fundição combinou seus produtos 2.5D e 3D de empacotamento sob um tipo - “a tela 3D”. Como esperam, os clientes futuros levarão a cabo ambas as opções para fornecer a integração densa, heterogênea do sistema-nível função-para o exemplo, conjunto vertical de 3D da “parte frontal” combinado com a integração de 2.5D da “parte posterior”.

Tecnicamente, a integração 2.5D de um SoC com uma pilha alta de HBM da memória da largura de banda “3D” é já um produto combinado. Como mostrado acima, TSMC está prevendo uma combinação mais rica de topologias no futuro, combinando 3D SoIC com o 2.5D CoWoS/informação como parte de um projeto de sistema heterogêneo muito complexo.
Como com as demonstrações da tecnologia de processamento na oficina, a atualização da tecnologia de empacotamento é muito simples - mostra o sucesso de seu mapa rodoviário e precisa-o somente de ser continuado a executar, lá é diversas áreas específicas que representam sentidos que novos nós destacaremos abaixo.
Da nota particular é o investimento de TSMC em uma facilidade avançada da integração de sistemas que apoie produtos da tela 3D, fornecendo capacidades completas da fabricação do conjunto e do teste. De acordo com TSMC, a fábrica de empacotamento avançada inteiramente automatizada da tela 3D do mundo em Zhunan é esperada primeiramente começar a produção na segunda metade deste ano.
Porque foco em empacotamento avançado
Em todos a compreensão consistente, TSMC é contratada realmente no negócio da fundição. Mas incorporando o século novo, se é TSMC, Samsung ou mesmo Intel, toda a tomada avançou o empacotamento como um foco principal do trabalho da empresa. nos resultados.
Como relatado pelo semiwiki, a lei de Moore é já não eficaz na redução de custos para muitos outros pedidos, especialmente para integrar funções heterogêneas, tais como os módulos da Multi-microplaqueta (MCM) e o sistema no sorvo do pacote, a tecnologia etc. “Moore do que Moore” emergiram como uma alternativa a integrar muita lógica e memória, o analógico, MEMS, etc. em uma solução (do subsistema). Contudo, estes métodos são ainda muito cliente-específicos e tomam uma quantidade significativa de tempo e de custo de desenvolvimento.
Olhando a história do desenvolvimento da microplaqueta, de fato, o conceito de empacotamento avançado existiu por décadas. Comprometer montando microplaquetas diferentes e avançadas em um pacote é uma maneira de avançar o projeto de microplaqueta. Hoje, este conceito é referido às vezes como a integração heterogênea. Todavia, devido custar razões, o empacotamento avançado é usado principalmente na parte alta, aplicações ameia-orientadas.
Mas isso pode logo mudar. Porque a escamação de IC é a maneira tradicional de avançar projetos, encolhe as funções diferentes da microplaqueta em cada nó e embala-as em uma microplaqueta monolítica. Contudo, a escamação de IC tornou-se demasiado cara para muitos, e os benefícios pelo nó estão diminuindo.
Quando escalar permanecer uma opção para projetos novos, a indústria está procurando as alternativas, incluindo empacotamento avançado. O que mudou é que a indústria está desenvolvendo tipos de empacotamento avançados novos ou tecnologias existentes de alargamento.
A motivação atrás de empacotamento avançado permanece a mesma. Um pouco do que comprimem todas as funções da microplaqueta na mesma microplaqueta, quebram-nas para baixo e para integrá-las em um único pacote. Isto é dito reduzir custos e fornecer melhores rendimentos. Um outro objetivo é manter as microplaquetas perto de se. Muitos blocos avançados trazem a memória mais perto do processador, permitindo um acesso mais rápido aos dados com mais baixa latência.
Soa simples, mas é aqui alguns desafios. Também, há ninguém tipo do pacote que encontra todas as necessidades. Na realidade, os clientes da microplaqueta enfrentam uma grande variedade de opções. Entre eles: Fã-Para fora (integrado morrem e os componentes no bolacha-nível que empacota), 2.5D/3D (microplaquetas colocadas de lado a lado ou sobre se em um pacote) e 3D-IC: (empilhando a memória sobre a memória, empilhando na lógica ou logicamente empilhando a lógica) tornam-se três escolhas comuns.
Além, a indústria igualmente está levando a cabo um conceito chamado Chiplets, que apoia a tecnologia 2.5D/3D. A ideia é que você tem uma escolha de microplaquetas ou de chiplets modulares na biblioteca. Então são integrados em um pacote e conectados usando um esquema da interconexão do dado-à-dado.
No lado de TSMC, a fim encontrar a procura do mercado para soluções de empacotamento de IC da multi-microplaqueta nova, igualmente estão trabalhando com seus sócios de OIP para desenvolver tecnologias de empacotamento avançadas de IC para fornecer soluções econômicas para a integração além da lei de Moore.
Em 2012, TSMC, junto com Xilinx, introduziu FPGA o maior naquele tempo, consistindo em quatro 28 microplaquetas idênticas do nanômetro FPGA montou de lado a lado em um pino intermediário do silicone. Igualmente desenvolveram vias do através-silicone (TSVs), microbumps, e re-distribuição-camadas (RDLs) para interconectar estes blocos de apartamentos. Baseado em sua construção, TSMC nomeou a solução de empacotamento CoWoS do circuito integrado (Microplaqueta-em-Bolacha-em-carcaça). Esta tecnologia de empacotamento bloco-baseada e EDA-permitida transformou-se o padrão do setor de fato para projetos de capacidade elevada e de alta potência.
TSMC anunciou a tecnologia da informação (tecnologia integrada do FanOut) em 2017. Usa o filme da poliamida para substituir o pino intermediário do silicone em CoWoS, desse modo reduzindo o custo de unidade e a altura do pacote, ambos os critérios importantes para o sucesso de aplicações móveis. TSMC enviou projetos numerosos da informação para smartphones.
TSMC introduziu a tecnologia da sistema-em-um-microplaqueta (SoIC) em 2019. Com equipamento (fabuloso) da parte frontal, TSMC pode muito precisamente ser alinhado e então projetos da compressão-ligação usando muitas almofadas estreitas do cobre do passo para minimizar mais o fatora de formulários, para interconectar a capacidade e o poder.
Estas duas tecnologias evoluíram gradualmente na tela 3D de hoje.
As atualizações as mais atrasadas para 2022
Como mostrado acima, de acordo com o plano de TSMC, suas tecnologias de empacotamento têm agora 2.5D e 3D. Deixe-nos olhar seu 2.5D. De acordo com relatórios, TSMC tem agora dois tipos de tecnologias de empacotamento 2.5D - “microplaqueta-em-bolacha-em-carcaça” (CoWoS: a microplaqueta-em-bolacha-em-carcaça) e “integrou o fanout” (informação: fanout integrado). (Nota que na imagem acima, alguns produtos da informação é representada como o “2D” por TSMC.)
Um movimento chave para ambas as tecnologias é a expansão continuada do tamanho máximo do pacote a fim integrar mais dados (e pilhas de HBM). Por exemplo, fabricar uma camada da interconexão em um pino intermediário do silicone (CoWoS-S) exige exposiçõesque litográficas múltiplas “de costura” o objetivo é aumentar o tamanho do pino intermediário por um múltiplo do tamanho máximo do retículo.
Olhando o primeiro em CoWoS, TSMC CoWoS foi expandido para oferecer três tecnologias diferentes do pino intermediário (“bolachas” em CoWoS), de acordo com relatórios:
1. CoWoS-S: De acordo com TSMC, neste modo de empacotamento, um pino intermediário do silicone é usado, com base em processamento existente da camada da litografia e da redistribução do silicone
▪a produção em massa começada ️ desde 2012, até agora mais de 100 produtos foi fornecida a mais de 20 clientes
▪o pino intermediário do ️ integra capacitores encaixados da “trincheira”
▪tamanho máximo do retículo do ️ 3x durante o processo de desenvolvimento – apoia configurações de projeto com as 2 grande 8 de memória HBM3 pilhas de SoCs e, e eDTC1100 (1100nF/mm ** 2)
2. CoWoS-R: Neste modo de empacotamento, um pino intermediário orgânico é usado para reduzir o custo
▪️ até 6 camadas da redistribução da interconexão, 2um/2um L/S
▪o tamanho de máscara do ️ 4x, apoia um SoC e 2 pilhas HBM2 no pacote de 55mmX55mm; o tamanho de máscara 2.1X está durante o processo de desenvolvimento, 2 SoCs e 2HBM2 no pacote de 85mmX85mm
3. CoWoS-L: Usa o silicone pequeno “pontes” introduzidas em pinos intermediários orgânicos para o alto densidade interconecta entre adjacente morrem bordas (o passo de 0.4um/0.4um L/S)
▪o tamanho do retículo do ️ 2X apoia 2 SoCs 2023 com as 6 pilhas HBM2);
▪tamanho do retículo do ️ 4X durante o processo de desenvolvimento para apoiar 12 pilhas HBM3 (2024)
TSMC sublinhou que estão trabalhando com o grupo dos padrões de HBM na configuração física exigida para a interconexão HBM3 para a aplicação de CoWoS. (Para definições da pilha, o padrão HBM3 parece ter identificado o seguinte: Capacidade 4GB (4 dados 8Gb) a 64GB (16 dados 32Gb); 1024 morderam a relação de sinalização; até a largura de banda 819GBps.) Estas próximos configurações de CoWoS têm as pilhas HBM3 múltiplas fornecerão a capacidade e a largura de banda enormes de memória.
Adicionalmente, em antecipação ao consumo de uma potência mais alta em próximos projetos de CoWoS, TSMC está investigando as soluções refrigerando apropriadas, incluindo o material térmico melhorado da relação (TIM) entre a microplaqueta e o pacote, e a transição de refrigerar de ar a refrigerar da imersão.
Após ter introduzido CoWoS, deixe-nos olhar sua tecnologia de empacotamento da informação.
Compreende-se que esta técnica de empacotamento encapsula o dado em uma cola Epoxy “bolacha” após a orientação (de face para baixo) exata em um portador provisório. Uma camada da interconexão da redistribução é adicionada à superfície reconstruída da bolacha. As colisões do pacote são conectadas então diretamente à camada da redistribução.
De acordo com TSMC, o pacote da empresa tem diversas topologias de InFO_PoP, de InFO_oS e de InFO_B.
Segundo as indicações da figura abaixo, InFO_PoP representa uma configuração do pacote-em-pacote, centrando-se sobre a integração do pacote da GOLE com a microplaqueta de lógica subjacente. As colisões no dado da parte superior dos vias da informação do uso da GOLE (TIVs) para alcançar a camada da redistribução.

TSMC disse que InFO_PoP está usado principalmente para plataformas móveis, e desde a entrevista em 2016, a expedição das microplaquetas neste pacote excedeu 1,2 bilhões. De acordo com TSMC, no modo atual de InFO_PoP, seu pacote da GOLE é projetar, assim que pode somente ser fabricado em TSMC. Com tal fim, TSMC está desenvolvendo uma topologia alternativa de InFO_B que adicione um pacote existente da GOLE (LPDDR) na parte superior e permita que os fabricantes de contrato externos forneçam o conjunto.
InFO_oS (em-carcaça) pode encapsular dados múltiplos, e a camada da redistribução e seus microbumps é conectado à carcaça com TSVs.
Esta é uma tecnologia que esteja na produção por mais de 5 anos e é focalizada em clientes da HPC. Dos detalhes técnicos, o pacote tem 5 camadas de RDL na carcaça com 2um/2um L/S. Isto permite que a carcaça consiga um tamanho maior do pacote, atualmente 110mm x 110mm. De acordo com TSMC, a empresa planejará fornecer no futuro um passo maior da colisão do tamanho - 130um C4
Quanto para a InFO_M, é uma substituição para InFO_oS com os dados múltiplos do pacote e camadas da redistribução sem carcaça adicional + TSV (capazes < 500mm=""> após de introduzir o 2.5D de TSMC que empacota, nós entramos em seu mundo 3D de empacotamento. Entre eles é uma tecnologia do pacote-em-pacote 3D chamou Information-3D, que utiliza as microplaquetas microbumped integradas verticalmente com camadas e TIVs da redistribução, com um foco em plataformas móveis.

Como mostrado, TSMC igualmente tem uma família mais avançada dos pacotes vertical-dado-empilhados da topologia 3D conhecidos como “sistemas em microplaquetas integradas” (SoICs). Utiliza a ligação de cobre direta entre os dados para obter um passo muito bom.
De acordo com TSMC, a empresa tem dois produtos de SoIC - “bolacha-em-bolacha” (wow) e “microplaqueta-em-bolacha” (VACA). A topologia do wow integra um SoC complexo morre na bolacha, fornecendo uma estrutura profunda do capacitor da trincheira (DTC) para a decuplagem ótima. Umas pilhas mais gerais SoC múltiplo de uma topologia da VACA morrem.
As tecnologias de processamento apropriadas para o conjunto de SoIC são mostradas na tabela abaixo.

De acordo com TSMC, o apoio do projeto do 3DFabric da empresa igualmente inclui 3Dblox. Segundo as indicações do canto direito superior da imagem da tela 3D acima, TSMC está prevendo uma aplicação complexa do projeto do sistema-em-pacote combinar a tecnologia 3D SoIC e 2.5D.

Como mencionado acima, este fluxo do projeto é muito complexo e exige térmico avançado, o sincronismo e da análise de SI/PI os fluxos (que podem igualmente segurar os volumes modelo dos dados). Para apoiar o desenvolvimento destes projetos do sistema-nível, TSMC colaborou com os fornecedores de EDA em três iniciativas principais do fluxo do projeto:
O primeiro dos estes inclui o uso de métodos de grãos finos positivos grosseiro-grained para a análise térmica melhorada.

Em segundo, os gigantes de TSMC e de EDA igualmente estão colaborando na análise cronometrando estática hierárquica. Deixe um único morrer para ser representado por um modelo abstrato para reduzir a complexidade da multi-corne análise de dados.

Finalmente, TSMC e o gigante de EDA igualmente cooperaram com a menina parva da separação do projeto da parte frontal. 2 para ajudar a acelerar a divisão do projeto da parte frontal de sistemas complexos, TSMC igualmente executou um programa chamado “3Dblox.”

De acordo com TSMC, o objetivo do plano da empresa é dividir o sistema de empacotamento físico inteiro em componentes modulares e integrá-los então. Como mostrado, as categorias do módulo do programa são: colisões/ligações, vias, tampões, pinos intermediários e dado.
Com este programa, estes módulos serão integrados tecnologia em todo o empacotamento de SoIC, de CoWoS ou de informação.
Da nota particular é que TSMC está trabalhando em permitir projetos da tela 3D usar uma variedade de ferramentas de EDA - isto é, usando uma ferramenta do vendedor de EDA para terminar o projeto físico e (potencialmente) usando um produto diferente do vendedor de EDA para apoiar a análise de sincronismo, análise da integridade de sinal/integridade do poder, análise térmica.
3Dblox parece ter tomado o conceito da “de fluxos referência” para SoCs ao nível seguinte, com TSMC que conduz a interoperabilidade entre modelos de dados do vendedor de EDA e formatos. a capacidade total do fluxo 3Dblox's estará disponível em Q3 2022. (A preliminar etapa-que é, roteamento automático de sinais da redistribução ligada Informação-estará a primeira característica a ser liberada.)
Claramente, devido ao crescimento previsto 2.5D e 3D nas configurações, TSMC está investindo pesadamente em desenvolvimento de tecnologia avançado do empacotamento e (especialmente) em instalações de manufatura novas. A transição do HBM2/2e à pilha de memória HBM3 trará benefícios consideráveis do desempenho aos projetos de sistema usando a tecnologia de CoWoS 2,5. Os clientes móveis da plataforma expandirão a diversidade de projetos da multi-microplaqueta da informação. A adoção dos projetos 3DFabric complexos que combinam as tecnologias 3D e 2.5D aumentará indubitavelmente também, leveraging os esforços de TSMC “para modularize” elementos do projeto para acelerar o sistema que divide, e os seus esforços para permitir o uso de uma vasta gama de ferramentas/fluxos de EDA.
Fundamentos da tecnologia de empacotamento
De acordo com a definição de TSMC, a microplaqueta da parte frontal que empilham tecnologias tais como a vaca (microplaqueta-em-bolacha) e o wow (bolacha-em-bolacha) são referidos coletivamente como “SoIC”, isto é, sistema de microplaquetas Integrated. O objetivo destas tecnologias é empilhar junto chip de silicone sem usar as “colisões” consideradas em opções no final do processo da integração. Aqui, o projeto de SoIC está criando realmente a relação de ligamento de modo que o silicone possa ser colocado sobre o silicone como se era uma única parte de silicone.
De acordo com a introdução oficial de TSMC, a plataforma do serviço do SoIC da empresa fornece a inter-microplaqueta inovativa da parte frontal 3D que empilha a tecnologia para a reintegração das microplaquetas pequenas divididas da sistema-em-microplaqueta (SoC). A microplaqueta integrada final outperforms o SoC original em termos do desempenho do sistema. Igualmente fornece a flexibilidade integrar outras funções de sistema. TSMC notou que a plataforma do serviço de SoIC endereça as exigências crescentes da computação, da largura de banda e da latência em aplicações da nuvem, dos trabalhos em rede e da borda. Suporta os esquemas da vaca e do wow, que fornecem a flexibilidade excelente do projeto ao misturar e ao combinar funções da microplaqueta, tamanhos e nós diferentes da tecnologia.
Especificamente, a tecnologia do SoIC de TSMC é um método muito poderoso de empilhar dados múltiplos “nos blocos de apartamentos 3D” (aka “3D Chiplets”).
Hoje, SoICs é capaz de aproximadamente 10.000 interconecta pelo milímetro quadrado do espaço entre microplaquetas verticalmente empilhadas. Mas a vista é que esta está desenvolvendo o trabalho para 1 milhão interconecta pelo milímetro quadrado. Os entusiastas 3D-IC têm procurado um método de empacotamento de IC que permitisse tal multa interconectasse, mais reduzindo o fatora de formulários, removendo as limitações da largura de banda, simplificando a gestão térmica em pilhas do dado, e a integração grande, sistemas altamente paralelos nelas.
De acordo com TSMC, um dos benefícios de SoIC é seu desempenho térmico. Contudo, o downside destas tecnologias de SoIC é que os projetos empilhados devem ser projetados conjuntamente com se. Contudo tecnologia microbumping tal como trabalhos de EMIB em uma maneira que possa tecnicamente conectar uma série de microplaquetas junto. Com tecnologias de SoIC como a VACA e o WOWO, o projeto é fixado desde o início.
Ainda, TSMC é afiado melhorar sua microplaqueta de SoIC que empilha capacidades. De acordo com o planeamento de TSMC, esta é uma tecnologia chave para sua integração orientado para o futuro, que vai além da aplicação passada do pino intermediário ou microplaqueta que empilha, porque permite que os chip de silicone sejam empilhados sem usar nenhumas micro-colisões, mas diretamente a camada do metal do silicone é alinhada e ligada ao chip de silicone.
Uma outra solução relativamente simples no empacotamento é conectar dois chip de silicone em um pacote. Tipicamente, isto é feito com as duas bolachas de silicone de lado a lado, com conexões múltiplas. A maioria de familiar à maioria é o método do pino intermediário, que coloca uma grande parte de silicone sob todos os dados interconectados, e é um método de distribuição mais rápido do que simplesmente colocando os traços através do pacote do PWB.
Similarmente, uma outra aproximação é encaixar apenas um pino intermediário no PWB para conectar um específico morre a outro (este é o que Intel chama seu ponte da interconexão do Multi-dado ou EMIB encaixado).
O terço é empilhamento de vertical direto do dado-à-dado, contudo, devido ao uso dos microbumps entre as duas bolachas de silicone, este é diferente da aplicação de SoIC mencionada acima de - o SoIC usa o ligamento. Virtualmente todas as aplicações nos produtos de TSMC estão baseadas no segundo semestre em microbumps, enquanto esta permite a melhor mistura e a harmonização das encenações entre microplaquetas diferentes após cada microplaqueta está fabricada, mas não obtêm a densidade que ofertas de SoIC ou vantagem do poder.
É por isso chamou capsulagem avançada do “cargo-segmento”. Isto é como GPUs com capacidades de HBM é executado.
Muito HBM permitiu GPUs tem um GPU morre, diversos dados de HBM, colocados toda sobre um pino intermediário. GPUs e HBMs são feitos por empresas diferentes (e mesmo por HBMs diferente pode ser usado), e os pinos intermediários do silicone podem ser feitos em outra parte. Este pino intermediário do silicone pode ser passivo (não contém nenhuns lógica, apenas roteamento do dado-à-dado) ou ativo, e pode ser projetado para melhores interconexões da rede entre microplaquetas se desejado, embora este signifique que o pino intermediário consome o poder.
TSMC GPU-como a estratégia do pino intermediário foi chamado CoWoS (microplaqueta-em-bolacha-em-carcaça) no passado. Como parte de 3DFabric, CoWoS tem agora três variações, divididas pela aplicação:

O padrão que todos é familiar com é chamado CoWoS-S, onde S representa o pino intermediário do silicone. A limitação de CoWoS-S é o tamanho do pino intermediário, a terminação é baseada geralmente em um processo da fabricação 65nm ou similar. Desde que os pinos intermediários são bolachas de silicone monolíticas, devem ser fabricados similarmente, e como nós nos movemos na era do chiplet, clientes são exigir maior e os pinos intermediários maiores, que significa TSMC devem poder fabricá-los (e para entregar rendimentos altos).
As microplaquetas tradicionais são limitadas pelo tamanho do retículo, uma limitação fundamental dentro da máquina, o tamanho de uma camada que pode “ser imprimido” em um único exemplo. Para permitir produtos retículo-feitos sob medida, TSMC tem desenvolvido a tecnologia multi-retículo-feita sob medida do pino intermediário para fazer estes produtos maiores. Baseado em próprio mapa rodoviário de TSMC, nós esperamos aplicações de CoWoS em 2023 ser ao redor quatro vezes maiores do que o retículo, reservando mais do que 3000mm2 do silicone ativo da lógica pelo produto.
O pacote de informação permite que a microplaqueta “ventile para fora” para adicionar conexões adicionais além da planta baixa padrão do SoC. Isto significa que quando a área da lógica da microplaqueta puder ser pequena, a microplaqueta é maior do que o circuito de lógica acomodar todas as conexões necessárias do pino-para fora. TSMC ofereceu a informação por muitos anos, mas com o apoio de 3DFabric, oferecerá agora tipos diferentes de relativo à informação à conectividade do em-pacote.
A tecnologia de empacotamento de TMSC pode igualmente ser combinada no mesmo produto. Executando ambo a parte frontal (SoIC) e a parte posterior (informação) que empacota, categorias de produto novo podem ser fabricadas. A empresa fez um modelo como esta:

Superficialmente, TSMC oferecerá os clientes que empacotam opções nos próximos anos. Seu concorrente principal nesta área parece ser Intel, que pôde executar seus EMIB e tecnologias de Foveros em alguns produtos atuais e em alguns próximos produtos. TSMC tirará proveito do trabalho com mais projetos e clientes.